В данной работе рассмотрены два вида сумматоров, реализующие сложение двух двоичных чисел: с последовательным переносом и параллельно-префиксный. В статье произведено моделирование обеих архитектур на FPGA и их сравнительный анализ. Результаты моделирования для 4, 8, 16 и 32-разрядных устройств показали, что использование параллельно-префиксной архитектуры дает выигрыш в скорости до 41% по сравнению с последовательной архитектурой за счет увеличения аппаратных затрат до 71%. Сумматоры с параллельно-префиксной архитектурой стоит использовать для тех приложений, в которых главной задачей является достижение максимального быстродействия. С другой стороны, если требуется снижение аппаратных затрат и энергопотребления, то в этих случаях лучше использовать сумматор с последовательной архитектурой.
In this work we considered two types of adders for addition of two binary numbers implementation: carry propagate adders and parallel-prefix adders. In this article simulation on FPGA for both architectures and their comparative analysis is made. Simulation results for 4, 8, 16 and 32-bits circuits showed that parallel-prefix architecture using gives the gain in speed up to 41% compared to sequential architecture through increasing the hardware costs up to 71%. Parallel-prefix adders should use the for those applications, in which the maximization of speed is the main objective. On the other hand, carry propagate adder is better for hardware costs and power consumption decrease.
The authors declare that there are no conflicts of interest present.