СРАВНИТЕЛЬНЫЙ АНАЛИЗ АППАРАТНОЙ РЕАЛИЗАЦИИ СУММАТОРОВ НА FPGA
Аннотация
В данной работе рассмотрены два вида сумматоров, реализующие сложение двух двоичных чисел: с последовательным переносом и параллельно-префиксный. В статье произведено моделирование обеих архитектур на FPGA и их сравнительный анализ. Результаты моделирования для 4, 8, 16 и 32-разрядных устройств показали, что использование параллельно-префиксной архитектуры дает выигрыш в скорости до 41% по сравнению с последовательной архитектурой за счет увеличения аппаратных затрат до 71%. Сумматоры с параллельно-префиксной архитектурой стоит использовать для тех приложений, в которых главной задачей является достижение максимального быстродействия. С другой стороны, если требуется снижение аппаратных затрат и энергопотребления, то в этих случаях лучше использовать сумматор с последовательной архитектурой.
Об авторах
Николай Иванович Червяков
Северо-Кавказский федеральный университет
Россия
Россия
Павел Алексеевич Ляхов
Северо-Кавказский федеральный университет
Россия
Россия
Мария Васильевна Валуева
Северо-Кавказский федеральный университет
Россия
Россия
О. В. Криволапова
Северо-Кавказский федеральный университет
Россия
Россия
Список литературы
1. Parhami, B. Computer Arithmetic: Algorithms and Hardware Designs / B. Parhami, Oxford University Press, Inc., 2000. 492 p.
2. Lynch, T.W. Binary adders / T.W. Lynch, The University of Texas at Austrin, 1996. 135 p.
3. Уэйкерли, Д.Ф. Проектирование цифровых устройств / Д.Ф. Уэйкерли. Т. 1. М.: ПОСТМАРКЕТ, 2002. 1087 с.
4. Харрис, Д.М. Цифровая схемотехника и архитектура компьютера / Д.М. Харрис, С.Л. Харрис, Elsevier, Inc., 2013. 1622 p.
5. Kogge, P.M. A Parallel Algorithm for the Efficient Solution of a General Class of Recurrence Equations / P.M. Kogge, H.S. Stone // IEEE Transaction on computers, Vol. C-22, N 8 1973. Р. 786-793.
6. Vergos, H.T. On Modulo Adder Design, H.T. / Vergos, G. Dimitrakopoulos // IEEE Trnsactions on computers. Vol. 61. No.2. 2012. Р 173-186.
7. Omondi, A. Residue Number Systems: Theory and Implementation / A. Omondi, B. Premkumar, Imperial College Press, 2007. 296 p.
8. Червяков, Н.И. Модулярные параллельные вычислительные структуры нейропроцессорных систем / Н.И. Червяков, П.А. Сахнюк, А.В. Шапошников, С.А. Ряднов; под ред. Н.И. Червякова. М.: ФИЗМАТЛИТ, 2003. 288 с.
9. Коляда, А.А. Интервально-индексная технология синтеза параллельных алгоритмов модулярно-позиционного кодового преобразования с таблично-суммарной конфигурацией / А.А. Коляда, П.В. Кучинский, А.Ф. Чернявский // Наука. Инновации. Технологии. 2014. № 4. С. 52-60.
10. Червяков, Н.И. Применение корректирующих кодов СОК для диагностики работы модулярных процессоров / Н.И. Червяков, М.Г. Бабенко, Н.Н. Кучеров // Наука. Инновации. Технологии. 2014. № 3. С. 24-40.
11. Deschamps, J.P., Synthesis of arithmetic circuits: FPGA, ASIC and embedded systems / J.P. Deschamps, G.J.A. Bioul, G.D. Sutter, John Wiley & Sons, Inc., 2006. 556 p.
12. Бибило, П.Н. Основы языка VHDL / П.Н. Бибило. Изд. 3-е, доп. М.: Изд-во ЛКИ, 2007. 328 с.
Рецензия
Для цитирования:
Червяков Н.И., Ляхов П.А., Валуева М.В., Криволапова О.В. СРАВНИТЕЛЬНЫЙ АНАЛИЗ АППАРАТНОЙ РЕАЛИЗАЦИИ СУММАТОРОВ НА FPGA. Наука. Инновации. Технологии. 2016;(4):99-108.
For citation:
Chervyakov N.I., Lyakhov P.A., Valueva M.V., Krivolapova O.V. Comparative analysis of adders hardware implementation on FPGA. Science. Innovations. Technologies. 2016;(4):99-108. (In Russ.)
Просмотров:
49
Послать статью по эл. почте 